当地时间6月18日，在2024IEEEVLSI技术与电路研讨会（2024VLSI）上，比利时微电子研究中心imec首次展示了具有堆叠底部和顶部源极/漏极触点的CMOS CFET器件。虽然结果是两个触点利用正面光刻技术获得的，但imec还展示了将底部触点转移至晶圆背面的可行性——这样可将顶部器件的存活率从11%提升至79%。

据imec介绍，其逻辑技术路线图设想在A7节点器件架构中引入互补场效应晶体管(CFET)技术。若与先进的布线技术相辅相成，CFET有望将标准单元高度从5T降低到4T甚至更低，而不会降低性能。在集成nMOS和pMOS垂直堆叠结构的不同方法中，与现有的纳米片工艺流程相比，单片集成被认为是破坏性最小的。

imec在2024VLSI研讨会上首次展示的具有顶部和底部触点的功能单片CMOS CFET器件，栅极长度为18nm，栅极间距为60nm，n型和p型之间的垂直间距为50nm。imec提出的工艺流程包括两个CFET特定模块：中间电介质隔离(MDI)以及堆叠的底部和顶部触点。

MDI是imec首创的一种模块，用于隔离顶栅和底栅，并区分n型和p型器件之间的阈值电压设置。MDI模块基于对CFET“有源”多层Si/SiGe堆栈的修改，并允许内部间隔物的共集成–这是一种纳米片特有的功能，可将栅极与源极/漏极隔离。imec CMOS器件技术总监Naoto Horiguchi表示：“我们采用MDI优先方法获得了最佳工艺控制结果，即在源极/漏极凹槽之前–在此步骤中，纳米片和MDI被‘切割’以进入通道侧壁并启动源极/漏极外延。具有‘原位封盖’的创新型源极/漏极凹槽蚀刻通过在源极/漏极凹槽期间保护栅极硬掩模/栅极间隔物实现了MDI优先。”

第二个关键模块是堆叠源极/漏极底部和顶部触点的形成，它们通过介电隔离垂直分隔。关键步骤是底部触点金属填充和蚀刻，以及随后的介电填充和蚀刻——所有这些都在与MDI堆栈相同的狭小空间内完成。

Naoto Horiguchi认为，在从正面开发底部触点时，遇到了很多挑战，可能影响底部触点电阻，并限制顶部器件工艺窗口。在2024VLSI上，imec表示，尽管仍使用晶圆键合和减薄等额外工艺，这一设计是可行的，这使得晶圆背面底部接触结构成为对业界来说具有强大吸引力的选择。目前正在进行研究以确定最佳触点布线方法。

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